在 2024 年 SEMI 国际战略研讨会上，我（指本文作者 Scotten Jones）从技术和经济角度探讨了逻辑在十年后的发展方向。 以下是对我的演讲的讨论。
为了理解逻辑，我认为了解什么是前沿逻辑器件是有用的。 TechInsights 提供了详细的封装分析报告，这些报告是我为 10 个 7nm 和 5nm 设备获取的，包括 Intel 和 AMD 微处理器、Apple A 系列和 M 系列处理器、NVIDIA GPU 和其他设备。
图 1 说明了芯片区域的组成。
图1逻辑布局
如图1所示，逻辑部分占芯片面积略小于一半，存储器部分略小于芯片面积的三分之一，IO、模拟和其他部分占了平衡。 我发现有趣的是，实际测得的SRAM存储器面积比我通常听到人们谈论的片上系统（SoC）产品的百分比要小得多。 右下角的图表显示存在一个异常值，但除此之外，这些值是紧密聚类的。
单个逻辑几乎占据了芯片面积的一半，因此从设计的逻辑部分开始是有意义的。 逻辑设计是使用标准单元完成的，图 2 是标准单元的平面图。
图2：标准单位。
标准单元的高度通常表示为金属 2 间距 （m2p） 乘以轨道数，但从图右侧可以看出，器件结构的横截面图也必须与单元的高度相匹配，并受到器件的物理限制。 取决于接触多晶硅间距 （cpp） 的单元宽度也是如此，从图表底部可以看到器件结构的横截面图，这同样受到物理约束。
图 3 显示了确定单元宽度和单元高度缩放的实际限制的分析结果。 我有一个演示文稿，详细介绍了缩放限制，其中图 2 和图 3 之间有几十张幻灯片，但由于时间限制，我只能提出结论。
图 3：逻辑单元缩影。
单元宽度缩放取决于 CPP，图的左侧说明了 CPP 如何由栅极长度（LG：栅极长度）、接触宽度 （WC） 和两个接触栅极间隔层厚度 （TSP） 组成。 LG受到泄漏的限制，可以泄漏的最小LG取决于器件类型：具有单个栅极的平面器件能够使用厚度不受限制的通道表面（约30nm左右）; FinFET 和水平纳米片 （HNS） 限制了沟道厚度 （5 nm），并分别具有 3 个和 4 个栅极。
最后，2D材料引入了一种通道厚度为<1 nm的非硅材料，可以产生低至约5 nm的LG。 由于寄生效应，WC 和 TSP 的扩容能力有限。 最重要的是，2D设备可以产生约30nm的CPP，而今天的CPP约为50nm。
单元格高度缩放显示在右侧。 HNS 提供单个纳米片堆栈来替换多个鳍片。 然后，向带有CFETS的堆叠器件的发展消除了水平NP间距，并堆叠了NFET和PFET。 目前的电池高度为150nm至200nm，可以降低到50nm左右。
CPP和电池高度缩放的结合可以产生每平方毫米约15亿个晶体管（1500 mtx mm）的晶体管密度，而目前<为300 mtx mm。 需要注意的是，2D材料可能是2030年中后期的一项技术，因此1,500 MTX mm不在这里讨论的时间范围内。
图 4 总结了英特尔、三星和台积电宣布的流程。
图 4：已发布的流程节点。
对于每个公司和年份，显示设备类型、是否使用后置电源、密度、功率和性能（如果有）。 功耗和性能是相对指标，英特尔不提供功耗。
在图 4 中，领先的性能和技术创新以粗体突出显示。 三星是第一家在 2023 年投入生产 HNS 的公司，英特尔要到 2024 年才会推出 HNS，台积电要到 2025 年才会推出。 英特尔是第一家在 2024 年将背面电源投入生产的公司，三星和台积电要到 2026 年才会推出它。
我的分析得出的结论是，英特尔是 i3 的性能领导者，并在所示期间保持了这一地位，台积电拥有功率领先（英特尔数据不可用）和密度领先地位。
图 5 说明了我们的逻辑路线图，并包括预计的 SRAM 单元大小（稍后会详细介绍）。
图 5：逻辑路线图。
从图5中可以看出，我们预计CFETS将在2029年左右推出，从而提高逻辑密度，并将SRAM单元尺寸减小近一半（SRAM单元尺寸的减小实际上已经止步于最前沿）。 我们预计到 2034 年，逻辑密度将达到 757mtx mm。
逻辑晶体管密度和SRAM晶体管密度如图6所示。
图6晶体管密度**。
逻辑和SRAM晶体管密度的扩展速度都较慢，但SRAM的晶体管密度已经减慢到更大程度，并且逻辑现在具有与SRAM相似的晶体管密度。
图 7 总结了 TSMC 与逻辑和 SRAM 的仿真缩放数据。 模拟扩展和 IO 扩展都比逻辑扩展慢。
图 7：仿真和 io-scaling。
对于较慢的SRAM以及模拟和IO扩展，一种可能的解决方案是小芯片。 小芯片可实现更便宜、更优化的工艺来制造 SRAM 和 IO。
图 8：小芯片
图 8 右侧的图表来自 2021 年**，这是我与 Synopsys 共同撰写的。 我们得出的结论是，即使考虑到封装组装成本的增加，将大型 SoC 分解成小芯片也可以将成本降低一半。
图 9 显示了用于逻辑、SRAM 和 IO 的标准化晶圆和晶体管的成本（请注意，该图已根据原始演示进行了更新）。
图 9：成本**。
右图显示了标准化晶圆的成本。 逻辑晶圆的成本主要针对金属层数不断增加的全金属堆栈。 SRAM晶圆具有相同的节点，但由于SRAM的布局更规则，因此仅限于4个金属层。 io晶圆成本基于16nm-11金属工艺。 我选择了 16nm 以获得成本最低的 FinFET 节点，以确保足够的 IO 性能。
右图是晶圆成本换算成晶体管成本。 有趣的是，IO晶体管是如此之大，以至于即使在低成本的16nm晶圆上，它们的成本也是最高的（IO晶体管尺寸基于TechInsights对实际IO晶体管的测量）。 逻辑晶体管的成本在2nm上升，这是台积电HNS的第一个芯片节点，规模不大。 我们预计第二代HNS节点将扩展到14A（这类似于台积电对其第一个FinFET节点所做的）。 同样，第一个CFET节点的成本增加了一个节点的晶体管成本。 除了一次性CFETS的收缩外，由于收缩有限，SRAM晶体管的成本也在上升。 该分析的底线是，虽然小芯片可以提供一次性的好处，但晶体管成本的降低将是适度的。
下图是我们的结论。