尽管摩尔定律的局限性由于经济、技术和物理因素而一再被强调，但摩尔定律仍然存在。 摩尔定律是半个多世纪以来推动半导体行业发展的经验法则。 根据摩尔定律，半导体由于集成度更高、成本更低（安装在集成电路中的每个晶体管的成本更低）而取得了重大进展，配备半导体的电子设备及其应用变得更加普及并发生了重大变化。 摩尔定律已成为半导体制造设备、材料、器件、电子设备制造商、服务提供商等行业的“绝对基础”。
尽管摩尔定律的局限性由于经济、技术和物理因素而一再被强调，但摩尔定律仍然存在。 最近，人们一直在说“摩尔定律结束了吗？“随着EUV光刻技术的实际应用，即极紫外光刻技术，摩尔定律的寿命得到了进一步的延长。 尽管如此，原子不能变小，因此二维小型化最终将达到极限，但一些集成电路继续通过三维化来增加其密度。 未来，3D技术将达到极限，就像摩天大楼一样。
了解摩尔定律的原始**
首先，让我们通过查看源头来了解摩尔定律是什么。
2024年，英特尔创始人、时任仙童半导体研发总监的戈登·摩尔（Gordon Moore）在《电子》杂志30周年庆典上回应了“用集成电路填充更多元器件”的邀请，并写道“集成电路中的元器件数量每年大约翻一番，并且会继续增长，至少十年， 到 1975 年，四分之一英寸的半导体可能包含多达 65， 000 个元素”。
Moore先生在这篇文章中附上了两张图表，试图说明即将发布的集成电路是一种很有前途的电子设备，其元件数量在未来将急剧增加。
*：英特尔。
整合水平每年继续翻一番
集成电路的复杂性，即最大限度地降低集成电路中每个组件的制造成本，每年以大约两倍的速度增加。 在短期内，这种增长率不会增加。 从长远来看，虽然增长率有些不确定，但至少在未来10年内可能会大致保持不变。 到 1975 年，他可以使用晶圆生产的集成电路的最低数量为 65,000 个组件。
每年安装在集成电路中的电子元件的每次制造成本（纵轴：相对值）与集成电路中安装的电子元件数量（横轴）之间关系的双对数图。 *：英特尔。
摩尔**，集成电路中有一个最佳数量的组件，可以最大限度地降低每个电子组件的制造成本，并且随着技术的进步，这个数字每年都会增加。 封装过多的电子元件并提高集成度会增加缺陷的数量，降低制造良率（良率），并增加每个电子元件的成本。 反之，如果电子元器件数量太少，单位成本就会增加。 他最想说的是，集成电路上的元器件数量会随着技术的进步而迅速增加，也就是说，随着时间的推移，从而将集成电路的制造成本降到最低。
每年在集成电路中安装的电子元件数量（虚线为**值）。 *：英特尔。
上图是著名的半对数图，是提出“摩尔定律”的基础。 Moore绘制了Fairchild Semiconductor在2024年制造和发布的四个IC中的组件数量。 两者都是商用集成电路，配备了图3所示的最少数量的电子元件。
摩尔先生大胆地推断出半对数图的直线，该图只用了四个点就得到了10年后的2024年。 这条直线意味着集成电路中安装的组件数量每年翻一番。 这就是后来被称为“摩尔定律”的经验法则。 这没有理论依据，只是根据集成电路问世短短三年的经验而做出的。
关于未来，他为什么要做出如此大胆的**？
当时，分立晶体管还处于鼎盛时期，任何电子电路都可以只用分立晶体管构建，而不需要昂贵的集成电路，因此出现了消费者不需要使用高成本集成电路的普遍趋势。 电路仅用于有限数量的应用，例如军事应用，在这些应用中，成本不是问题。
在文章的最后，他扩展了他的**，指出随着集成度的提高，每个电子元件的成本会降低，电子设备的成本将大幅下降，“它们将在整个社会中变得无处不在”。 他还列举了具体的集成电路应用，例如“家用计算机，或者至少是连接到计算机的终端、汽车的自动控制和个人移动通信设备”。
2024年底，也就是写这篇文章10年后，摩尔重新审视了过去10年集成电路密度的趋势，并得出结论：“从现在开始，半导体的密度将每两年翻一番。 从此，大家都称这个**为“摩尔定律”，它不仅成为半导体行业的绝对参考，也成为电子行业的绝对参考。 该定律通常被称为“每 18 到 24 个月一次的半导体密度 （1.）。5 到 2 年）将翻倍”。这可能会与英特尔的 MPU 性能相混淆，后者在 18 个月内翻了一番。
摩尔定律已经存在了 50 多年
2024年，摩尔定律庆祝成立50周年。 在过去的50年里，半导体在摩尔定律小型化、高集成度和低成本方面取得了重大进展。 正如摩尔所预测的那样，利用半导体的电子设备使生活更加舒适和高效。
当摩尔定律被提出时，集成度被定义为所有电子元件的零件数量，包括安装在集成电路上的电阻器，但随着集成度的提高，晶体管占电子元件的大部分。 在最初的40年左右，通过MOS晶体管的栅极宽度和线宽的小型化，集成电路的集成度得到了提高。 随着小型化变得越来越困难，人们反复说“摩尔定律失败了”和“摩尔定律结束了”。
以下是晶体管结构和材料变化的一些例子，这些变化延长了摩尔定律的寿命。 自集成电路发明以来一直使用的平面结构已被FinFET结构所取代，该结构抑制了源极和漏极之间的泄漏电流，提高了电流驱动能力。 绝缘膜 栅极材料也从传统的SiO2 SIN（氮化硅绝缘膜）聚Si（多晶硅）栅极改为高k（高介电常数绝缘膜）金属栅极，抑制了栅极漏电流。
传统的布线材料AL已被高导电性的CU所取代，未来还将使用CO和RU。 作为微纳加工技术的基石，光刻通过缩短所用光源的波长来提高其分辨率： G线（436nm） I线（365nm） KRF（248nm） ARF（193nm） 此外，随着ARF浸没光刻的引入，分辨率也得到了提高，ARF浸没式光刻技术使用ARF准分子激光器作为光源，水作为透镜和晶圆之间的浸没液。 后来，EUV（极紫外，3.）最初被认为不可能实现5nm）光刻技术变得实用，为7nm以上逻辑器件的小型化开辟了道路，摩尔定律成为现实。
让我们来看看半导体器件在过去 50 年中如何根据摩尔定律增加晶体管的数量。
根据美国半导体市场研究公司IC Insights的一项调查，虽然一些产品类别的增长速度已经放缓，但正如稍后将解释的那样，3D已经开始在一些设备中使用。
安装在半导体芯片上的晶体管数量因半导体器件的类型而异。 **ic insights
直到 2012 年左右，NAND 闪存容量以每年 55-60% 的速度增长，但此后下降到每年 30%-35% 左右。 二维结构的小型化停留在20纳米或略低于20纳米，正如后面将解释的那样，NAND在三维化方面领先于其他设备，已经从128层增加到300层，重新获得了容量增加的势头。
直到 2010 年，英特尔 PC 微处理器 （MPU） 中安装的晶体管数量以平均每年约 40% 的速度增长。 从那时起，这一比例已经减半。 尽管英特尔服务器 MPU 中晶体管数量的增长在 2000 年代中后期暂时停止，但此后开始以每年约 25% 的速度增长。 顺便说一句，英特尔在10纳米以上的小型化发展中屡屡遭遇挫折，并决定将一些先进CPU的制造外包给台积电。 该公司专注于安装技术，通过3D技术提高集成密度。
自 2013 年以来，用于 iPhone 和 iPad 的 Apple A 系列应用处理器 （APU） 中的晶体管数量已超过 1 亿个，使其成为小型化领域的全球领导者。
英伟达的高端GPU比其他公司的处理器配备了更多的晶体管，已经超过500亿个，并且正在根据摩尔定律增加其密度。 基于这一分析结果，IC Insights表示，摩尔定律作为半导体产业的驱动力，旨在超越技术壁垒进行创新，不容小觑。
只有三家公司在小型化竞赛中幸存下来
让我们从小型化的角度来看半导体公司的趋势。 随着电路图案变得越来越复杂，工艺开发成本和资本投资成本飙升，导致许多半导体公司退出小型化竞赛。 2002 2024年前后，全球有26家半导体公司可以制造130nm器件，但90nm器件有18家，45nm器件有14家，依此类推。 大多数日本公司在45-40nm停止了小型化。
在每一代半导体小型化中幸存下来的公司的变化。 **yole développement
未来，晶体管结构将继续从FinFET向全栅极演进，即沟道区域被栅极包围，抑制漏电流，提高栅极的电流驱动能力。 沟道部分使用在硅上选择性生长的GE或III-V族化合物代替硅或应变硅。
随着高数值孔径EUV和2D材料的出现，摩尔定律将延续到1nm以上
根据比利时先进半导体研究机构IMEC的数据，石墨烯和过渡金属二硫化物等二维（2D）材料有望将摩尔定律驱动到1纳米以上。
IMEC的半导体逻辑器件小型化路线图。 **imec
纵轴是每美元制造成本的晶体管数量，横轴是年份。 根据摩尔定律，只要缩小常规结构，就可以实现集成，但为了继续将摩尔定律扩展到28纳米以上，有必要优化IC设计和工艺技术。 甚至有一种观点认为，为了实现技术、IC设计和系统设计的同时优化，必须开发其他方法。 IMEC和其他半导体制造商正在试验这些同步优化方法，以延长摩尔定律的使用寿命。
然而，一旦我们到了所谓的“原子不能进一步收缩”的阶段，我们最终就达到了物理学的极限。
“摩尔定律 2从 2D 小型化到 3D 堆叠的 0”
很多人误以为摩尔定律是与小型化有关的定律，其实是与积分有关的定律。 当然，小型化提高了单位体积的集成度，因此毫无疑问，这是提高集成度的有效途径。 摩尔定律不会因为飞机小型化变得不可能而结束。 如果它们在三维空间中堆叠，单位面积的密度将增加，摩尔定律将持续更长时间。 未来，整合程度将垂直提升。 一些人将这种通过3D实现的集成度提升称为“摩尔定律2”。0 ”
在3D实现方面，内存比逻辑更早进入实用阶段。 NAND闪存正在引领3D的发展。 随着目前20-15nm工艺的大规模生产，所有公司都放弃了小型化，转而采用存储单元的3D堆叠，转而增加每个芯片面积的比特密度。 它被称为“3D（三维）NAND”。
东芝于2024年成为业内第一家提出3D NAND概念的公司。 使用从上到下穿透多层薄膜的蚀刻工艺，可以同时形成多个存储单元。 与一次形成一个存储单元的方法相比，可以显着降低成本。
除了闪存，公司也在研究3D DRAM，但尚未投入实际使用。 相反，三维封装已经在实践中，其中多个完成的DRAM芯片使用硅通孔（TSV）堆叠和互连。 由多个DRAM芯片堆叠而成的DRAM模块和通过多个TSV连接的控制器芯片正在被用于高端网络设备和超级计算机。
作为传统“芯片集成”的替代方案，是将多个芯片安装在一块板上的“系统集成”示例。 **台积电。
在逻辑器件方面，我们正在从所谓的芯片集成（提高单个芯片内的集成度）转向小芯片（英特尔称之为tile），即在封装基板上按功能划分的多个半导体芯片或传统SoC芯片。 系统集成正在成为主流。 通过将芯片紧密地放置在安装在基板上的硅中介层上来配置系统称为 25D安装。
*：三星电子。
在这里，我们将介绍台积电采用的标准系统集成方法，台积电在全球拥有众多无晶圆厂和IDM客户。 第一个是信息。 它具有一个封装的 I/O 端子区域，可扩展至硅芯片之外，可处理 1,000 多个 I/O 引脚，并允许多芯片安装。 将输入和输出信号从硅芯片的输入和输出焊盘重新定位到封装的输入和输出端子的高密度再分布层称为再分布层（RDL），采用薄膜工艺形成。
第二种类型的cowos是一种称为中介层的中间硅衬底，它在树脂封装衬底上形成多层布线，多个硅芯片彼此靠近排列。
而且，台积电开发了更难的SOIC（集成片上系统），它使用芯片堆叠和晶圆堆叠来构建系统。 SOIC进一步细分为COW（晶圆上的芯片）和WOW（晶圆上的晶圆）。 SOIC结构允许多个半导体芯片（或晶圆）通过无凸块互连堆叠，从而允许信号在最短距离内从一个芯片传输到另一个芯片。
各种安装技术的器件密度和互连间距的变化。 **台积电。
该图显示了台积电器件IO（输入输出）密度和互连间距在各种封装技术中的演变。