在IEDM大会上，台积电制定了提供包含1万亿个晶体管的芯片封装的路线，正如英特尔去年透露的那样。 这些庞然大物将来自单芯片封装上的一系列3D封装小芯片，但台积电也在致力于开发在单个硅芯片上包含2000亿个晶体管的芯片。 为了实现这一目标，该公司重申了其对 2nm 级 N2 和 N2P 生产节点以及 14nm 级 A14 和 1nm 级 A10 制造工艺预计将于 2030 年完成。
此外，台积电预计封装技术（CODOS、INFO、SOIC等）的进步将使其能够在2024年左右构建超过一万亿个晶体管的大规模多芯片解决方案。
台积电在IEDM会议上的幻灯片预见了封装技术的进步。 （*台积电）。
近年来，由于芯片制造商面临的技术和财务挑战，尖端工艺技术的发展已经放缓。 台积电面临着与其他公司相同的挑战，但这家全球最大的晶圆代工厂有信心，随着台积电 2nm 的推出，14 nm 和 1nm 节点。
NVIDIA 的 800 亿个晶体管 GH100 是市场上最复杂的单片处理器之一，据台积电称，很快就会有更复杂的单片芯片，晶体管超过 1000 亿个。 但是，制造如此大型的处理器变得越来越复杂和昂贵，因此许多公司选择了多芯片设计。 例如，AMD 的 Instinct Mi300X 和英特尔的 Ponte Vecchio 由数十个小芯片组成。
据台积电称，这种趋势将继续下去，几年后我们将看到由超过一万亿个晶体管组成的多芯片解决方案。 但与此同时，单片芯片将继续变得复杂，根据台积电在IEDM上的演讲之一，我们将看到具有多达2000亿个晶体管的单片处理器。
对于 1 万亿个晶体管，英特尔同样充满信心。
12 月 9 日，英特尔在 IEDM 2023（2023 年 IEEE 国际电子会议）上展示了一项使用后部电源触点将晶体管扩展到 1 纳米及以上的关键技术。 英特尔表示，到 2030 年，它将在单个封装中集成 1 万亿个晶体管。
Powervia 背面电源技术预计将于 2024 年与英特尔 20A 工艺节点一起提供。
英特尔表示，它将继续推进摩尔定律研究，包括具有背面电源和直接背面接触的3D堆叠CMOS晶体管，背面电源研发突破的扩展路径，如背面接触，以及硅和氮化镓（GaN）晶体管在同一片300毫米晶圆上的大规模单片3D集成，而不是封装。
随着遵循摩尔定律的半导体技术的不断进步，半导体芯片的集成度越来越高，测量芯片微观集成密度的单位也从纳米转向焦（1埃等于十亿分之一米，即十分之一纳米）。
我们正在进入工艺技术的埃时代，在实现“四年五个工艺节点”计划后展望未来，持续创新比以往任何时候都更加重要。 英特尔在摩尔定律研究方面取得了持续进展，展示了我们开发前沿技术的能力，这些技术能够进一步扩展晶体管，并为下一代移动计算提供高能效。 ”
根据国际数据公司（IDC）的数据，全球AI硬件市场（服务器）将从2024年的195亿美元增长到2024年的347亿美元，五年复合增长率为173%。其中，运行生成式AI的服务器市场在整个AI服务器市场中的份额将从11个增加到11个9% 至 31 到 2026 年7%。
据英特尔称，该技术，包括PowerVIA背面电源技术、用于先进封装的玻璃基板和Foveros Direct技术，预计将于2024年投入生产。
英特尔技术开发总监Mauro Kobrinsky表示：“摩尔定律正在推动更多的晶体管集成，这反过来又推动了更多的层和更小的电线，增加了复杂性和成本。 必须在每个级别提供信号和电源线，这通常会导致优化妥协和资源争用，从而产生互连瓶颈，使事情变得越来越具有挑战性。 “背面电源通过在器件两侧和垂直互连中使用电源通孔，从根本上改变了这一点。 明年我们将能够在半导体英特尔 20A （2nm） 和 18A （1.） 中做到这一点。8nm），这意味着前面的电线更少，因此我们可以放宽间距，不再需要做出优化妥协。”
除了电源通孔外，我们的研究还涉及背面接触，这使我们能够首次连接连接器两侧的晶体管。 在我们的研究中，我们已经能够进行这些接触，并且前后接触不需要使用电源通孔进行布线。 这使我们能够减少电池的电容，提高性能并降低功耗。 科布林斯基说。
英特尔认为，晶体管缩放和背面功率是满足全球对更强大计算能力的指数级增长需求的关键。 随着背面电源技术的进步和新型 2D 通道材料的采用，英特尔致力于继续推进摩尔定律，到 2030 年实现 1 万亿个晶体管集成在单个封装中。
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